硅基電子器件面臨的核心挑戰是尺寸微縮的極限——當硅厚度降至納米級時，載流子散射會導致晶體管性能急劇惡化。原子級厚度的二維（2D）半導體即使在亞納米尺度仍能保持電學特性，并具備單片三維（3D）集成的潛力。本文探討了以2D半導體作為新型溝道材料的戰略轉型，從學術與工業視角分析了溝道材料、金屬接觸與柵極介電集成的技術趨勢，并展望了2D半導體晶體管工業化及3D集成的未來前景。
.png)
圖 1 | 柵極長度和晶體管密度的歷史演變與國際器件與系統路線圖（IRDS）設定的路線圖對比繪制。
a, 從傳統（尺寸）縮放向功能縮放的轉變使摩爾定律延續至今。為實現 2030 年后摩爾定律的延續，邏輯器件需要像存儲器器件那樣變得三維化[12,93]。
b, 過去十年中基于二維過渡金屬硫化物（2D TMD）晶體管的重大技術突破[21–23,26,27,34–36,38,40,54,58–60,64,67,68,94–109]。
UHV：超高真空；UV-O3：紫外-臭氧；BEOL：后端工序。
橫坐標軸上的標簽 LAB 和 FAB 分別指代進行二維半導體基礎研究的研究實驗室和實現二維半導體商業化的制造工廠。
解析
這段文字是科技論文中一個圖的說明（Caption），主要包含兩部分信息：
1、圖的核心內容 (a, b)：
*圖 1a： 展示了半導體晶體管兩個關鍵參數（柵極長度和晶體管密度）隨時間的發展歷史，并與權威機構 IRDS 制定的未來發展路線圖進行了對比。
· *核心觀點： 半導體工藝從單純縮小器件尺寸（傳統/尺寸縮放）轉向更復雜的方法優化器件性能和功能（功能縮放），這成功維持了摩爾定律至今。文章預測并提出要求：為了在 2030 年之后繼續維持摩爾定律，邏輯器件（如CPU、GPU中的晶體管）需要采用三維結構集成，就像存儲器（如3D NAND Flash）已經實現的那樣。
· *圖 1b： 聚焦于 二維過渡金屬硫化物 (2D TMD) 晶體管技術。它列出了過去十年（約 2013-2023）中，為實現基于這種新型材料的晶體管所取得的一系列關鍵性技術突破。大量文獻引用（21–23, 26, 27 等）標明了這些突破的來源。
2、術語縮寫說明：
· *UHV: 超高真空 (Ultrahigh Vacuum) - 常用于高質量材料生長或精密加工的環境。
· *UV-O3: 紫外-臭氧 (Ultraviolet–Ozone) - 一種表面清潔和處理技術。
· *BEOL: 后端工序 (Back End Of Line) - 半導體制造中，在晶體管（前端工序 FEOL）制造完成后，進行金屬互連層制造和封裝的階段。
3、坐標軸標簽說明 (x軸)：
· LAB: 指代研究實驗室 (Laboratories)。這里特指那些專注于二維半導體基礎科學研究和技術探索的機構。
· FAB: 指代制造工廠 (Fabrication facilities)。這里特指那些致力于將二維半導體技術商業化、量產化的晶圓廠。
這段圖注文字清晰地勾勒了圖1想要傳達的信息：
· *宏觀趨勢 (a)： 半導體技術通過從“尺寸縮放”轉向“功能縮放”維持了摩爾定律，未來（2030年后）的邏輯器件需要走向“三維化”延續摩爾定律。
· *具體技術進展 (b)： 在實現未來技術（特別是基于2D TMD材料的三維器件）的道路上，過去十年在材料生長、工藝處理等方面取得了顯著的技術突破，正處于從實驗室研究 (LAB) 向商業化制造 (FAB) 推進的關鍵階段。
· *圖表要素解釋： 定義了圖中使用的關鍵縮寫（UHV, UV-O3, BEOL）和坐標軸標簽的含義（LAB vs FAB）。
.png)
圖2 | 基于二維過渡金屬硫化物（2D TMD）的多片層場效應晶體管（FET）簡化工藝流程
a. 基于2D TMD的多片層FET制造流程示意圖。流程圖中步驟3的標簽"STI"代表淺溝槽隔離。
b–d. 制造過程中的核心挑戰：
· (b) 晶圓級單晶生長與精確層控：需在非晶氧化物基底上實現低溫晶圓級單晶2D材料生長，以形成單晶2D材料多通道片層；
· (c) 高選擇性無損蝕刻：在2D材料表面實現橫向虛擬生長緩沖氧化層的高選擇性、無損傷凹槽蝕刻；
· (d) 可靠原子層沉積（ALD）：在氧化物或2D材料表面實現選擇性、保形性的氧化物/金屬ALD沉積（確保高選擇性且不損傷2D材料），以形成源漏（S/D）接觸與柵極堆疊。
技術解析
1. 工藝流程要點
淺溝槽隔離（STI）：用于步驟3的電學隔離，防止晶體管間漏電流，是硅基工藝中的成熟技術。
多片層結構核心：通過堆疊多個2D材料通道層（b）提升器件密度，延續摩爾定律的三維化趨勢。
2. 三大制造挑戰
|
挑戰方向 |
技術需求 |
關鍵難點 |
|
晶圓級單晶生長（b） |
低溫（兼容后端工藝）、非晶基底成膜、層數精確控制 |
低溫下維持單晶質量，避免高溫損傷下層結構14 |
|
選擇性蝕刻（c） |
僅蝕刻緩沖氧化物而不損傷單原子層2D材料 |
蝕刻化學劑/工藝需超高選擇性，防止2D材料缺陷 |
|
保形ALD沉積（d） |
在凹凸表面（如柵極溝槽）均勻沉積介質/金屬，且不破壞2D材料活性 |
2D材料表面惰性導致成核困難，需開發新型前驅體及表面活化技術 |
3. 工藝協同性意義· 三維集成關鍵：b–d環節的突破是實現2D材料從單層器件（LAB階段）向三維堆疊量產（FAB階段）躍遷的基礎；
· 多學科交叉：涉及材料生長（b）、刻蝕工程（c）、原子級沉積（d），需協同優化以解決"材料-工藝-器件"匹配問題。
.png)
圖3 | 二維半導體器件的接觸結構、性能基準與測量方法
a. 二維半導體三類接觸策略
按接觸結構分類的電流注入路徑示意圖（紅色箭頭指示電流方向）。
b. MoS? FET接觸電阻基準圖
展示載流子濃度與接觸電阻的關聯性，標定四大優化策略：
· 邊緣接觸（黃色區域）
· 溫和沉積（紫色區域）
· 摻雜工藝（綠色區域）
· 半金屬接觸（紅色區域）
（除邊緣接觸外，其余均為平面接觸結構）
c. 接觸工藝優缺點的雷達圖
對比物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）及電鍍（Plating）在二維FET接觸制備中的特性。
d. 接觸電阻測量標準
· 頂部：TLM法提取接觸電阻
綠色為正確案例，紅色為錯誤案例；線性擬合截距為2R<sub>C</sub>（接觸電阻），斜率為R<sub>sh</sub>（方塊電阻），溝道電阻R<sub>ch</sub> = R<sub>sh</sub> × L<sub>ch</sub>。
· 中部：輸出特性驗證
良好接觸需呈現線性輸出曲線及高開態電流（I<sub>on</sub>），綠色達標，紅色未達標。
· 底部：肖特基勢壘測量
通過變溫I-V曲線確定熱電子發射區，用阿倫尼烏斯方程計算勢壘高度；平帶條件下的低勢壘（綠色）是低接觸電阻的關鍵證據。
技術解析
1. 接觸策略的核心差異（圖3a-b）
|
接觸類型 |
物理機制 |
優化方向 |
|
邊緣接觸 |
從二維材料邊緣垂直注入電流 |
降低載流子橫向輸運損耗 |
|
溫和沉積 |
減少高能粒子對材料晶格損傷 |
保持接觸界面完整性 |
|
摻雜工藝 |
提高接觸區載流子濃度 |
削弱肖特基勢壘 |
|
半金屬接觸 |
利用半金屬-半導體能帶匹配 |
實現準歐姆接觸 |
? 技術瓶頸：邊緣接觸需亞10nm刻蝕精度，半金屬材料（如Bi）與CMOS工藝兼容性待驗證
2. 工藝評估維度（圖3c雷達圖）
· PVD：高沉積速率但界面損傷大（等離子體轟擊）
· CVD：保形性優但高溫限制后端集成
· ALD：原子級精度但前驅體易污染二維材料
· 電鍍：成本低但難以控制納米級厚度均勻性
? 趨勢判斷：業界傾向"ALD溫和沉積+原位摻雜"組合方案，平衡性能與量產需求
3. 接觸電阻量化標準（圖3d）
|
驗證層級 |
核心判據 |
物理意義 |
|
TLM提取法 |
線性擬合R² > 0.99，截距為正 |
排除并聯電阻干擾 |
|
輸出特性 |
線性區斜率恒定，無飽和電流早現 |
接觸電阻遠小于溝道電阻 |
|
肖特基勢壘高度 |
Φ<sub>SBH</sub> < 50 meV（平帶條件） |
趨近理想歐姆接觸 |
? 行業警示：僅TLM數據達標而輸出曲線異常（如紅色案例），可能隱藏界面缺陷或載流子陷阱
應用價值
此基準體系為二維器件工藝標準化提供三大支撐：
1、可重復性：統一TLM測量流程，規避文獻中RC值量級差異問題；
2、工藝導向：雷達圖量化指標驅動沉積工藝創新（如開發低溫ALD前驅體）；
3、產線兼容：將摻雜/半金屬接觸方案導入FAB產線，推動二維器件商業化。
.png)
圖4 | 二維多片層場效應晶體管（2D Multisheet FET）的未來接觸策略
示意圖展示了二維半導體接觸形成的多種工藝路徑。當前剝離工藝（lift-off） 因無法直接對二維半導體實施蝕刻而被廣泛應用。然而，剝離工藝仍非工業應用的終極解決方案。因此需開發新型平臺，改造傳統剝離工藝中的金屬材料以適應工業化需求。最終目標是為二維多片層FET實現保形接觸金屬篩選技術，該技術可構建凹陷式接觸（recessed contacts）。
技術解析
1. 當前工藝瓶頸
· 蝕刻工藝禁用：二維半導體原子層結構脆弱，直接蝕刻會導致材料損傷（如晶格破裂、電學性能退化）；
· 剝離工藝局限：
· ? 臨時性方案：通過光刻膠（PR）圖形化掩模沉積金屬，避免直接處理二維材料；
· ? 工業兼容性差：金屬剝離過程易產生邊緣毛刺，納米級對準精度難滿足三維堆疊需求。
2. 未來突破方向
|
技術目標 |
核心需求 |
工業價值 |
|
工業適配平臺開發 |
改造金屬材料/沉積工藝（如低溫合金化） |
兼容CMOS產線，降低工藝溫度 |
|
保形接觸金屬篩選 |
開發與三維溝道緊密貼合的金屬沉積技術 |
實現全環繞柵極結構（GAA）接觸 |
|
凹陷式接觸結構 |
在緩沖層蝕刻凹槽后填充接觸金屬 |
增大接觸面積，降低接觸電阻 |
.png)
圖5 | 多種介質集成方法的性能基準
a. 二維TMD多片層FET的介質沉積增強策略
展示提升二維過渡金屬硫化物（2D TMD）表面介質沉積的關鍵技術路徑。
b. 漏電流與等效氧化層厚度（EOT）關系
符號代表不同集成方法的研究數據,55,58,59,62–64,66–70]^。多數方法的漏電流水平滿足低功耗器件極限要求。
c. 亞閾值擺幅（SS）與EOT關系
顏色與符號編碼同圖5b參考文獻–56,58,59,62,66–70]^。分子插層與二維原生氧化物可在不增加漏電流的前提下降低EOT與SS值，因其形成無損界面的清潔接口；而等離子體/臭氧表面改性會誘發表面形變，導致SS值升高。金屬插層與金屬氧化物插層呈現顯著差異：
· *金屬插層：空氣暴露導致非受控氧化，形成非化學計量比與氧空位，增加界面陷阱；
· *金屬氧化物插層：充分氧化的蒸發源材料形成化學計量穩定的界面層，實現可控界面；
· *介質轉移技術：二維TMD與介質保持完整表面，非晶Al<sub>2</sub>O<sub>3</sub>轉移亦可獲得與六方氮化硼、SrTiO<sub>3</sub>等晶體材料相當的極低SS值。
技術解析
1. 介質集成策略分類（圖5a）
|
策略類型 |
核心機制 |
界面特性 |
|
分子插層 |
有機分子修飾表面能 |
無損傷，低界面缺陷密度 |
|
二維原生氧化物 |
利用材料自身氧化層 |
天然匹配，無外延應力 |
|
等離子體/臭氧改性 |
強氧化劑活化表面 |
晶格損傷導致缺陷增多 |
|
金屬插層 |
金屬薄膜作為過渡層 |
氧化不可控，穩定性差 |
|
金屬氧化物插層 |
預氧化金屬化合物沉積 |
化學計量穩定，界面可控 |
|
介質轉移 |
獨立制備介質層后轉移鍵合 |
界面潔凈度最高 |
2. 性能指標關聯性（圖5b-c）· EOT-SS負相關：EOT減?。ń橘|層變?。┩ǔе耂S惡化，但分子插層/原生氧化物通過抑制界面態打破此限制；
· 漏電流控制：所有方法均滿足低功耗要求（<10<sup>-2</sup> A/cm<sup>2</sup> @ 1V），證明二維介質集成的可行性；
· 最優工藝組合：分子插層+介質轉移技術實現超低SS（<70 mV/dec）與超薄EOT（<1 nm）協同優化。
延伸關聯
· *與器件縮放律銜接：EOT<1 nm 突破相當于硅基1nm節點等效氧化層厚度，為二維器件延續摩爾定律奠定基礎；
· *材料創新方向：二維原生氧化物（如MoO<sub>x</sub>）因自限制生長特性，成為替代高κ介質的最具潛力方案。
二維過渡金屬硫化物（2D TMD）作為新型半導體材料，其產業化面臨三大挑戰：材料穩定性方面需解決范德華界面粘附性問題，開發新型原子層沉積界面層；工藝兼容性要求優化傳統CMOS工藝參數以避免損傷二維材料；性能方面需克服高介電材料邊界陷阱導致的遲滯效應。當前研究重點包括：開發低溫原子層沉積工藝和金屬封裝技術以增強穩定性；建立缺陷量化標準并采用原位表征方法控制缺陷；通過隔離柵設計和低阻接觸方案創新器件結構。未來突破方向在于構建"材料-工藝-器件"協同體系，包括晶圓級單晶生長技術、專用設計規則庫開發以及與硅基工藝的三維集成。預計通過產業鏈協同創新，可在5-8年內實現從實驗室到產線的跨越。該領域發展需要材料科學、工藝工程與器件物理等多學科交叉創新，最終實現2D TMD在先進半導體器件中的規模化應用。https://doi.org/10.1038/s41565-024-01695-1
這篇文獻在二維過渡金屬硫化物（2D TMD）半導體器件領域提出了三個關鍵創新點：
首先，在材料工程方面，創新性地提出"納米霧/TMA soak"界面處理技術，突破了傳統ALD工藝在2D材料上的雙面保形沉積難題，解決了范德華力導致的界面粘附性問題。其次，在工藝集成方面，開發了低溫（<200℃）原子層沉積工藝與圖案化金屬封裝技術，顯著提升了2D材料在標準CMOS工藝流程中的穩定性。第三，在器件物理層面，首次建立了2D TMD全通道缺陷量化標準，并創新性地采用隔離柵結構設計，將等效氧化層厚度（EOT）縮減至0.7nm以下，同時實現了高遷移率與理想開關比。這些創新為2D材料從實驗室走向產業化提供了關鍵技術路徑。
轉自《石墨烯研究》公眾號
